The forum of the Computer Science students of the University of Pisa

Domande Orale Bonuccelli

[ ] Sequenzialità di moore e parallelismo di Mealy
[ ] Perché usare moore(inizializzazione) o mealy(a regime)
[ ] Schema pc/po differenze e scopi
[ ] Perché non usare rete combinatoria? Cosa può fare seq che non può fare comb? [RETI SEQ HANNO MEMORIA]
[ ] Cosa sono i registri? (flip flop?)
[ ] Cond di bernstein/terza cond su proc asy
[ ] MMU
[ ] Very long instruction word
[ ] Superscalari&multithread
[ ]
[ ] Componente logico memoria/schema - come fa il beta ad abilitare un componente? (circuiteria)
[ ] Com'è fatto un selezionatore?
[ ] Memoria modulare: seq e inter / Usi delle memorie
[ ] Multithreading
[ ]
[ ] Registri/come faccio un registro ad 8 bit?
[ ] Bus/politiche di precedenza&arbitraggio
[ ] Architetture cache e metodi di indirizzamento
[ ]
[ ] Interazione UF/domanda-risposta
[ ] Bus
[ ] PC/PO - Automa di mealy/moore -equivalenza degli automi
[ ] Gestione delle interruzioni
[ ] Superscalari-Come le realizzo
[ ]
[ ] Calcolo tempo ciclo di clock
[ ] Rappresentazione binaria delle inf, complemento ad 1/2
[ ] Fault
[ ]
[ ] Var di condizionamento (complesse e non)/indicatori a transizione di livello
[ ] Interprete firmware dell'assembler (ciclo fetch decode ex)
[ ] Ch0 ch1 ch2
[ ] Paradigma farm/latenza e tempo di servizio
[ ] Processore pipeline
[ ] Reti sequenziali: di che tipo possono essere (Mealy e Moore), disegno di una rete di Mealy e una di Moore, cosa le differenzia
[ ] Protocollo a transizione di livello, collegamento a domanda e risposta (collegamento punto a punto), disegno e come funziona
[ ] Come è fatto il componente logico memoria (commutatore, selezionatore e registri)
[ ] Com'è fatta una memoria cache
[ ] Come è fatto un indirizzo in memoria cache (divisione tag-bit presenza-sigma etc.)
[ ] Come funziona l'indirizzamento completamente associativo nella cache
[ ] Fault di cache
[ ] Come è fatto internamente il processore pipeline superscalare e qual'è il vantaggio tra avere un processore superscalare a 2 vie oppure due processori scalari
[ ] Ha selezionato un automa dal libro di reti e mi ha chiesto di rappresentarlo con reti sequenziali o combinatorie ( sono partito parlando di una mealy guardando da cosa dipendessero uscite per poi arrivare a dire che era un combinatoria)
[ ] parlami delle interruzioni, differenza interruzioni eccezioni,come vengono gestite più interruzioni contemporaneamente
[ ] istruzioni speciali assembler (EI DI)
[ ] processore Superscalare
  • Cosa fa l'interprete firmware quando incontra un'istruzione if | (Pag 260-265)
  • Cosa succede nella fase fetch
  • Cos'è la cache? Che metodi di indirizzamento può avere? Com'è fatta? Quali sono i difetti dei vari metodi di indirizzamento? Cos'è una memoria associativa? Com'è fatta?
  • Struttura della RAM, come faccio a far sì che si possano fare più letture o più scritture contemporaneamente
  • Domande legate al compito
  • Come sono gestite la fetch e la execute dall'interprete firmware
  • Come gestisce eccezioni e interruzioni? Qual è la differenza tra le due?
  • Com'è fatto un addizionatore? (sintesi di uno a 1 bit, come combinare addizionatori a 1 bit per farne uno a N bit)
  • Cos'è l'architettura pipeline? A cosa serve?
  • Cosa sono le bolle? Come si trovano le dipendenze logiche?
  • Quali sono le condizioni di Bernstein? Quando si applica la terza? (Pag 104)

Scritte sul gruppo telegram da Enrico Tommasi:
  • Come si gestisce un Bus?
  • Come gestisco le scritture in memoria RAM
  • Come sono definite le reti sequenziali
  • Il sigma come è definito nelle reti di Mealy
  • Com'è strutturato il paradigma farm
  • Tempi della pipeline
  • Che dimensioni do a un indirizzo di pagina fisica in un sistema con cache a 32 bit
  • Mi parli del processore pipeline
  • Mi parli dell'architettura pipeline
  • Descrizione del Bus
  • Daisy chaining
  • Processore superscalare
  • Raddoppio IM (Instruction memory nel processore con pipeline), è utile?
  • Fase firmware del trattamento interruzioni
  • Differenza tra variabili di condizionamento semplici e complesse
  • Formula per il calcolo del ciclo di clock
  • Mi parli del processore pipeline
  • Mi parli del paradigma Farm
  • Politiche write back e write through

Scritte sul gruppo telegram da Tomasz
  • Parlami della Mmu
  • Componente logico memoria (disegno con K, S e spiegazione dei beta K ed S ecc)
  • Superscalare (cos'è e cosa permette di fare, a cosa bisogna stare attenti)
  • Tipi di memoria (interallacciata e sequenziale)
  • Quanti elementi posso prendere alla volta da un modulo di memoria
  • A cosa serve la memoria modulare (interallacciata)
  • Architettura multi threading (tipi di threading)
  • Parla dei registri
  • Parlami del bus e a cosa serve
  • Parlami della cache
  • Tipi di cache (indirizzamenti)
  • Parla di parte controllo e parte operativa
  • Automi di mealy e moore
  • Parla del trattamento interruzioni
  • Come posso realizzare un multithreading a più di 2 vie
  • Come si calcola il tempo del ciclo di clock
  • Rappresentazione binaria delle informazioni (rappresentazione dei numeri, anche negativi, tipi di complemento)
  • Parla dei fault in generale (cosa comportano, da cosa sono dati ecc)
  • Come viene scelta una linea di cache
- discutere della parte del compito che non avevo svolto correttamente
- creare un unità firmware che fa da timer (PC-PO)
- dire il micro codice del timer creato sopra
- bus e arbitri
- gestione periferiche I/O
- gestione interruzioni
- Differenze in termini di componenti e prestazioni tra Mealy e Moore

- Complemento a 2

- Tipo di indirizzamento delle cache (diretto, completamente associativo e set associativo) con allegati disegni

- Processore multithreading

- Unità di gestione delle interruzioni
Orale dei compitini, arrivato con C e B e uscito con 27.
Mi ha chiesto:
  • Scambio asincrono di N elementi fra 2 unità firmware
    SPOILER: buffer (sufficientemente grande) posto fra le due unità, 2 registri contatore (uno alla prima cella disponibile per la scrittura, l'altro alla prima cella piena per la lettura), rimozione dopo la lettura (quindi una coda FIFO)
  • Memoria interlacciata, vantaggi e differenze rispetto alla sequenziale
  • Costo in termini di hardware di un'istruzione delayed
    SPOILER: nell'IU ho bisogno di tanti registri IR aggiuntivi quante sono le istruzioni delayed
Orale dello scritto, preso B e uscito con 28
Mi ha fatto vedere lo scritto, sottolineando vari errori e domande su scelte che ho fatto.
Non è molto pignolo, nel mio caso per esempio avevo fatto una compilazione "non standard" in D-RISC ma l'ha notato mi sembra senza considerarlo nel voto.

Mi ha chiesto interprete firmware, con trattamento delle interruzioni, e cache set-associativa.
Apprezza il ragionamento, quindi se ti sfugge qualcosa sul momento ma il ragionamento è corretto ti guida o comunque lo accetta. Personalmente, nello scrivere il trattamento delle interruzioni credo di aver fatto un paio di errori di dimenticanza più che altro, ma il ragionamento era corretto infatti non ha avuto problemi. Ti fa parlare tranquillamente e ti guida in caso di incertezze.